 LSI のテクノロジーが劇的に成長する中で、その影響によりシステムレベルの設計に対するチャレンジは 次々と新たなる課題を創出しています。Giga-Hertzスピードの信号レート、ChipのIO信号の急激な増加、 PCBのエリアの減少、消費電力の増加など全てがシステムのコスト削減と設計サイクルの短縮に対する要求の前に立ちはだかる壁になります。Cadenceはこのような課題に対応し解決していくために、Allegro system interconnect design platform を発表しました。これはIC設計とシステム設計の情報を同時にハンドリングすることで、ICドメイン、PackageドメインそしてPCBドメインを跨るシステム・インターコネクトの協調設計を可能にします。 Allegro Platform は、以下の利点を実現します。 －設計サイクルの削減 －ＩＣマスクとＩＣパッケージの再設計（リスピン）の削減 －ＰＣＢプロトタイプの削減 －ＩＣ設計に対し、素早いTime-to-Volumeの実現 －システム・プロダクトのTime-to-Marketの実現 Recommend: Cadence V15.7 英語版(Silicon-pacage-board co-desgin) The URL is: http://www.zecad.com/Cadence-V15-7--Silicon-pacage-board-co-desgin-/ |
